2026年，3nm制程已成为高端芯片的标配。苹果A19、高通骁龙9 Gen 4、联发科天玑9500全线采用台积电N3E工艺。三星的3nm GAA（Gate-All-Around）在Exynos 2600上也实现了稳定量产。从行业角度看，3nm可能是最后一个"常规"制程节点。
之所以说"常规"，是因为3nm虽然困难，但技术路径仍然是FinFET的延续。台积电的N3系列从N3到N3E再到N3P，本质上是在同一个架构框架内做渐进优化。三星的3nm GAA虽然换了一个晶体管结构，但在设计和制造方法上仍然遵循既有的CMOS逻辑。真正的范式转换将从2nm节点开始。
2nm的核心技术是GAA纳米片（Nanosheet）晶体管。与FinFET的三面栅极不同，GAA的栅极完全包裹沟道，实现了接近理想的静电控制。台积电的N2工艺预计2025年下半年试产，2026年底到2027年初进入大规模量产。三星的2nm GAA节奏更快，可能在2026年下半年就能见到首批产品。但技术挑战是巨大的。GAA纳米片的制造需要原子层沉积和选择性刻蚀的精确控制，良率的爬坡速度将决定2nm的商业化时间表。
然而真正令人焦虑的是：2nm之后怎么办？
按照国际器件与系统路线图（IRDS）的预测，传统硅基CMOS的微缩能力大约到2030年前后就会完全耗尽。到1nm节点，沟道长度只有约10个硅原子排列的长度，量子隧穿效应将使晶体管失去开关能力。这不是工程优化能解决的问题，而是物理定律的硬约束。
于是，三条技术路径正在并行推进。第一条是互补场效应晶体管（CFET），通过将N型和P型晶体管垂直堆叠，将逻辑单元面积缩小近一半，台积电和IMEC的目标是2028到2030年实现。第二条是二维材料晶体管，用单原子层厚度的二硫化钼（MoS2）或二硒化钨（WSe2）代替硅沟道，从根本上抑制短沟道效应。第三条更激进的路径是光子计算和量子计算，但这两者的成熟度远低于前两条路线。
